Два вебинара от Silicon Labs в ноябре - приглашаем к участию

03.11.2014

Два вебинара от Silicon Labs в ноябре - приглашаем к участию

Компания Silicon Laboratories в ноябре 2014г. организовывает два он-лайн вебинара, Communication & Processing ICs и FPGA Timing Challenges, во время которых будут подробно рассмотрены решения Silicon Labs в области устройств тактирования и синхронизации.


logo_cavium.jpg
Во время вебинара "Communication & Processing ICs", совместно с докладчиками от компании Cavium, будут рассмотрены решения в следующих областях:
  • дизайн встраиваемых микроконтроллерных и микропроцессорных систем, использующих сложные схемы тактирования для поддержки различных протоколов. В качестве примера будет рассмотрен оптимальные дизайн на базе семейства процессоров Cavium ARMv8.
  • маршрутизаторы Ethernet часто используют протоколы SyncE и/или IEEE 1588 для синхронизации устройств. Во время вебинара будет представлено однокристалльное решение для обеспечения этой непростой задачи.
  • микросхемы Ethernet PHY часто используют несколько опорных тактовых частот. На примере семейства Ethernet трансиверов Alaska от Marvell будет показано гибкое решение для обеспечения этой задачи.
Вебинар "Communication & Processing ICs" будет проходить 4 ноября в 16:00 GMT (18:00 по Киевскому времени) и 6 ноября в 08:00 CET (09:00 по Кевскому времени). Язык докладов во время вебинаров - английский.





logo_altera_measure.jpg
Во время вебинара "FPGA Timing Challenges", совместно с докладчиками от компании Altera, будут рассмотрены две часто возникающие задачи в области FPGA и решения в этих задач:
  • решения, использующие высокоскоростные (вплоть до более чем 10Гбит/с) трансиверы предъявляют очень высокие требования к опорным частотам. Будет рассмотрены оптимальные пути использования встроенных и внешних источников тактирования.
  • устройтсва на базе FPGA часто используют стандарные протоколы, имеющие разнообразные требования к тактированию. Во время вебинара будут рассмотрены новые технологии, уменьшающие сложность решения подобных задач. 
Вебинар "FPGA Timing Challenges" будет проходить 18 ноября в 16:00 GMT (18:00 по Киевскому времени) и 20 ноября в 08:00 CET (09:00 по Кевскому времени). Язык докладов во время вебинаров - английский.

Участие в вебинарах бесплатное. Для того, чтобы принять участие в этих вебинарах, необходимо зарегистрироваться, перейти по ссылке для регистрации слушателей.

Обращаем ваше внимание на то, что все участники вебинаров будут принимать участие в розыгрыше отладочного модуля Si5345 Evaluation board (по 5 участников во время каждого из вебинаров). Если вы хотите участвовать в розыгрыше, вам необходимо заполнить отдельную форму с указанием адреса для доставки.

Возврат к списку